Оптимизация логической схемы автомата Мура на CPLD
Vernadsky National Library of Ukraine
Переглянути архів Інформація| Поле | Співвідношення | |
| Title |
Оптимизация логической схемы автомата Мура на CPLD
|
|
| Creator |
Баркалов, А.А.
Матвиенко, А.В. Цололо, С.А. |
|
| Description |
Предлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты без уменьшения призводительности цифровой системы.
Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the codes of the classes of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. |
|
| Date |
2010-03-04T14:23:50Z
2010-03-04T14:23:50Z 2007 |
|
| Type |
Article
|
|
| Identifier |
Оптимизация логической схемы автомата Мура на CPLD / А.А. Баркалов, А.В. Матвиенко, С.А. Цололо // Комп’ютерні засоби, мережі та системи. — 2007. — № 6. — С. 46-51. — Бібліогр.: 10 назв. — рос.
1817-9908 http://dspace.nbuv.gov.ua/handle/123456789/6473 681.324 |
|
| Language |
ru
|
|
| Publisher |
Інститут кібернетики ім. В.М. Глушкова НАН України
|
|