A hardware implementation of neural circuit of maximal/minimal value discrete-time signal identification
Електронний науковий архів Науково-технічної бібліотеки Національного університету "Львівська політехніка"
Переглянути архів Інформація| Поле | Співвідношення | |
| Title |
A hardware implementation of neural circuit of maximal/minimal value discrete-time signal identification
|
|
| Creator |
Tymoshchuk, P.
Shatnyi, S. |
|
| Subject |
нейронна схема опрацювання дискретизованих сигналів
реконфігурована обчислювальна архітектура мова опису апаратного забезпечення ВІС-технологія discrete-time neural circuit K -winners-take-all property FPGA hardware implementation reconfigurable computing architecture hardware description language VLSI technology |
|
| Description |
Подано апаратну реалізацію на основі програмованої користувачем вентильної матриці (ПКВМ) нейронної схеми, призначеної для ідентифікації К максимальних за значенями серед N невідомих дискретизованих сигналів, де 1≤ K < N . Схема має низьку обчислювальну складність і складність схемотехнічної реалізації, високу швидкість опрацювання сигналів, здатністю обробляти сигнали з довільного скінченного діапазону, властивість збереження впорядкованості сигналів, а також відсутність потреби скидання і необхідної для цього схеми, що додатково підвищує швидкість опрацювання сигналів. Описано апаратну реалізацію схеми на основі ПКВМ. Пояснено структуру ПКВМ, а також її VHDL кодування. Наведено приклад моделювання, який демонструє ефективність схеми. A hardware implementation in FPGA based reconfigurable computing architecture of discrete-time neural circuit that is capable of identifying the K largest/smallest of any unknown finite value N distinct inputs, where 1 ≤ K < N is presented. The circuit has low computational and hardware implementation complexity, high speed of signal processing, it is capable to process signals of any finite range, possesses signal order preserving property and does not require resetting and corresponding supervisory circuit that increases a speed of signal processing. The hardware implementation based on the results of mathematical modeling KWTA Neural Network with the FPGA-based reconfigurable computing architecture has been described. The issues of using hardware blocks combining VHDL coding have been discussed. Simulation example demonstrating the circuit performance is presented. |
|
| Date |
2016-02-24T15:56:29Z
2016-02-24T15:56:29Z 2015 |
|
| Type |
Article
|
|
| Identifier |
Tymoshchuk P. A hardware implementation of neural circuit of maximal/minimal value discrete-time signal identification / P. Tymoshchuk, S. Shatnyi // Вісник Національного університету "Львівська політехніка". Серія: Комп’ютерні системи проектування теорія і практика : збірник наукових праць. – 2015. – № 828. – С. 27–34. – Bibliography: 33 titles.
http://ena.lp.edu.ua:8080/handle/ntb/31387 |
|
| Language |
en
|
|
| Publisher |
Видавництво Львівської політехніки
|
|