Параллельный алгоритм моделирования цифровых устройств с неисправностями для многоядерных систем с общей памятью
Електронний архів E-archive DonNTU – (Electronic archive Donetsk National Technical University)
Переглянути архів Інформація| Поле | Співвідношення | |
| Title |
Параллельный алгоритм моделирования цифровых устройств с неисправностями для многоядерных систем с общей памятью
|
|
| Creator |
Иванов, Дмитрий Евгениевич
|
|
| Subject |
цифровая схема
моделирование с неисправностями параллельные вычисления |
|
| Description |
цифровая схема, моделирование с неисправностями, В статье предлагается принципиально новый параллельный алгоритм моделирования цифровых схем с неисправностями, который основан на одновременном многопоточном моделировании групп неисправностей для каждого входного набора. При этом в каждом потоке параллельно по разрядам машинного слова моделируется группа неисправностей. Для ускорения работы дополнительно используется динамическое разбиение списка неисправностей на такие группы. Приводятся результаты машинных экспериментов со схемами ISCAS-89, которые проведены на 12-ядерной рабочей станции. В статті запропоновано принципово новий паралельний алгоритм моделювання цифрових схем із пошкодженнями, який базується на одночасному багатопоточному моделюванні груп пошкоджень для кожного вхідного набору. При цьому в кожному потоці паралельно за розрядами машинного слова моделюється група пошкоджень. Для прискорення процесу додатково використовується динамічне розбиття списку пошкоджень на такі групи. Наводяться результати машинних експериментів зі схемами ISCAS-89, які було проведено на 12-ядерній робочій станції. A new algorithm for parallel many-threaded fault simulation of digital circuits is proposed. It is based on the concurrent many-threaded simulation of the groups of faults for each input vector. Each group of faults is simulated in bit-parallel way. To speed-up the algorithm it is used dynamic fault partitioning for forming that groups. The results of computational experiments on ISCAS-89 benchmarks circuits are reported, which are obtained on the 12-core workstation. Авторы благодарят компанию IntelТ, а также её подразделение IntelТ Software Network за предоставленную возможность доступа к 12-ядерной рабочей станции лаборатории Manycore Testing Lab. Мы выражаем личную благодарность Майку Пирсу (Mike Pearce) а также Питеру Гинсбику (Peter Hinsbeeck) за оказанную техническую поддержу во время сессии доступа и после неё. |
|
| Date |
2011-10-11T12:55:44Z
2011-10-11T12:55:44Z 2011 |
|
| Type |
Article
|
|
| Identifier |
Параллельный алгоритм моделирования цифровых устройств с неисправностями для многоядерных систем с общей памятью / Электронное моделирование.- 2011.- Т.33, №2.- С.93-106.
http://ea.donntu.edu.ua/handle/123456789/1423 |
|
| Publisher |
Электронное моделирование
|
|