Алгоритмический метод верификации verilog-моделей микросхем асинхронной памяти
Електронний архів E-archive DonNTU – (Electronic archive Donetsk National Technical University)
Переглянути архів Інформація| Поле | Співвідношення | |
| Title |
Алгоритмический метод верификации verilog-моделей микросхем асинхронной памяти
|
|
| Creator |
Моамар, Д.Н.
Рябцев, В.Г. Уткина, Т.Ю. |
|
| Description |
Предлагается алгоритмический способ проектирования тестов для верификации Verilog-моделей микросхем памяти, что обеспечивает сокращение трудоемкости формирования тестовых воздействий и эталонных реакций. Определен подход для автоматического фиксирования и сравнения данных. Алгоритм и структуру испытательного стенда можно использовать при проектировании тестеров, обеспечивающих тестовое диагностирование модулей памяти, собранных из микросхем, верификация моделей которых выполнена успешно. |
|
| Date |
2012-10-17T12:13:01Z
2012-10-17T12:13:01Z 2012-09-19 |
|
| Type |
Article
|
|
| Identifier |
http://ea.donntu.edu.ua/handle/123456789/15578
|
|
| Relation |
Информатика и компьютерные технологии;VIII
|
|
| Publisher |
Донецкий национальный технический университет
|
|