ОПТИМІЗАЦІЯ СХЕМИ АВТОМАТА МУРА В БАЗИСІ FPGA
Електронний архів E-archive DonNTU – (Electronic archive Donetsk National Technical University)
Переглянути архів Інформація| Поле | Співвідношення | |
| Title |
ОПТИМІЗАЦІЯ СХЕМИ АВТОМАТА МУРА В БАЗИСІ FPGA
Оптимизация схемы автомата Мура в базисе FPGA Optimizing circuit of Moore FSM with FPGA |
|
| Creator |
Цололо, C.О.
Цололо, С.А. Tsololo, S.A. |
|
| Subject |
FPGA
LUT EMB автомат Мура синтез витрати апаратури аппаратурные затраты Moore FSM synthesis hardware optimization |
|
| Description |
FPGA (field-programmable gate arrays) are widely used in the implementation of complex digital systems. One of the important elements of digital systems is the control unit (CU), which is often implemented as Moore FSM. Characteristic features of Moore FSM are existence of classes pseudoequivalent states (PES) and regular nature output variables. These features are used to reduce hardware costs in the circuit of Moore FSM. Modern FPGA elements include LUT (look-up-tables) elements and EMB (embedded memory blocks) units. LUT elements have a limited number of inputs (about six), which necessitates decomposition of realizable functions. This in turn leads to a decrease in performance and increase in power consumption. There are many methods of optimization schemes in the basis of Moore FSM CPLD (complex programmable logic devices). These methods use the presence of a large number of inputs (up to 30) in macrocells crystals CPLD, which allows up to three sources of status codes. These methods can not be directly used to implement FPGA PLD circuits because of the small number of inputs in LUT elements. In this paper the author proposes a modification of one of optimization techniques targeting CPLD. The purpose of the studies presented in this work is the ability to reduce the number of LUT elements of the three classes of source codes PES. The problem solved in this work is to develop a method for the synthesis of Moore FSM that reduces the number of LUT elements in the formation circuit of memory triggers excitation functions. In this case the control algorithm of the digital system is represented as a graph-scheme of algorithm. The conditions are given for applying the proposed method. An example is shown for its application. Запропонований метод зменшення числа елементів табличного типу LUT у схемі мікропрограмного автомата Мура при реалізації у базисі FPGA. Метод заснований на використанні надлишкових входів вбудованих блоків пам'яті EMB для формування кодів класів псевдоеквівалентних станів. Для оптимізації схеми використовуються три джерела кодів класів. В статті наведено необхідні умови застосування запропонованого методу та практичний приклад його використання. Предлагается метод уменьшения числа элементов табличного типа LUT в схеме микропрограммного автомата Мура при реализации в базисе FPGA. Метод основан на использовании избыточных входов встроенных блоков памяти EMB для формирования кодов классов псевдоэквивалентных состояний. Для оптимизации схемы используются три источника кодов классов. В статье приведены необходимые условия применения метода и пример его использования. |
|
| Date |
2014-08-28T17:16:54Z
2014-08-28T17:16:54Z 2014-06 |
|
| Type |
Article
|
|
| Identifier |
Наукові праці Донецького національного технічного університету. Серія: Обчислювальна техніка та автоматизація. Випуск 2(27). - Донецьк: ДонНТУ, 2014. - 229 с
2075-4272 http://ea.donntu.edu.ua/handle/123456789/27327 |
|
| Relation |
Наукові праці Донецького національного технічного університету. Серія: Обчислювальна техніка та автоматизація. Випуск 2(27). - Донецьк: ДонНТУ, 2014. - С. 220-228.;
|
|
| Publisher |
ДонНТУ
|
|