Реализация КМУУ с элементарными цепями на гибридных FPGA
EIRZNTU - Electronic Institutional Repository of Zaporizhzhia National Technical University
Переглянути архів Інформація| Поле | Співвідношення | |
| Title |
Реализация КМУУ с элементарными цепями на гибридных FPGA
Implementing CMCU with linear chains by hybrid FPGA Реалізація КМПК із елементарними ланцюгами на гібридних FPGA |
|
| Creator |
Баркалов, Олександр Олександрович
Barkalov, Alexandr A. Баркалов, Александр Александрович Титаренко, Лариса Олександрівна Titarenko, Larisa A. Титаренко, Лариса Александровна Зеленьова, Ірина Яківна Zelenyova, Irina J. Зеленева, Ирина Яковлевна Єфименко, Костянтин Миколайович Efimenko, Konstantin M. Ефименко, Константин Николаевич |
|
| Subject |
композиційний мікропрограмний пристрій керування
граф-схема алгоритму керування елементарний операційний лінійний ланцюг логічна схема пристрою керування compositional microprogramming control unit flow-chart of the control algorithm elementary operational linear chain logic circuit of the control unit композиционное микропрограммное устройство управления граф-схема алгоритма управления элементарная операционная линейная цепь логическая схема устройства управления |
|
| Description |
Баркалов А.А., Титаренко Л.А., Ефименко К.Н., Зеленева И.Я. Реализация КМУУ с элементарными цепями на гибридных FPGA // Наукові праці ДонНТУ. Серія «Інформатика, кібернетика і обчислювальна техніка» (ІКОТ) №1(19). – Донецьк: ДВНЗ «ДонНТУ», 2014. – С. 16-21.
UK: В роботі запропоновано метод зменшення апаратурних витрат у схемі КМПК із елементарними ланцю-гами, який орієнтовано на технологію FPGA. Метод засновано на використанні двох джерел кодів класів псевдоеквівалентних ЕОЛЛ та технології гібридних FPGA. Такій підхід дозволить зменшити число LUT елементів у схемі адресації КМПК. Наведено приклад використання запропонованого методу. EN: The proposed method is oriented to reducing the hardware amount of the composite miсroprograming control unit (CMCU) scheme with elementary chains, using the technology of hybrid FPGA. To optimize the hardware cost in the scheme of the control device in the FPGA it’s necessary to reduce the number of arguments and implemented systems in terms of Boolean functions. The idea of the proposed in this paper method is based on the two sources codes classes of pseudoequivalent elementary operational linear chains (EOLC) and replacement LUT-element circuit consisting of embedded blocks PLA (programmable logic array). This is possible by using hybrid technology FPGA, which is actively developing now. In the proposed structure of compositional microprogram control unit uses the following resources crystal hybrid FPGA: LUT-elements for the register and the counter of transition address, PLA blocks for scheme of microinstructions addressing in control memory. The control memory is implemented on reconfigurable memory blocks EMB. These blocks have a specific number of outputs and inputs. At the same time there is a high probability of having unused outputs of EMB included in the control memory. In this paper we propose a method for the synthesis of CMCU, comprising the steps of: forming the set of elementary linear chains for a given flow-chart of the control algorithm; optimal encoding of elementary chains and encoding of their components; formation the sets of pseudoequivalent chains, their optimal encoding; formation of the transition table of compositional microprograming control unit; formation of control memory content; synthesis of scheme CMCU in a given basis. An example of application of the proposed method is given. Scientific novelty of the proposed method is to use features CMCU (classes of pseudoequivalent EOLC) and hybrid FPGA ( fixed number of block outputs and a built- EMB blocks PLA) to reduce the number of elements in the LUT- scheme CMCU elementary chains. The practical significance of the method is to reduce the chip area FPGA, occupied CMCU scheme that allows to get schemes which have a lower cost than prior known analogues. RU: Предлагается метод уменьшения аппаратурных затрат в схеме КМУУ с элементарными цепями ориентированный на технологию гибридных FPGA. Метод основан на замене LUT-элементов схемой, состоящей из встроенных блоков PLA (programmable logic array), что возможно при использовании данной технологии. Такой подход позволит уменьшить число LUT элементов в схеме адресации КМУУ. Приведен пример применения предложенного метода. |
|
| Date |
2015-03-24T11:42:17Z
2015-03-24T11:42:17Z 2014 |
|
| Type |
Article
|
|
| Identifier |
1996-1588
http://eir.zntu.edu.ua/handle/123456789/235 |
|
| Language |
ru
|
|
| Publisher |
Донецький національний технічний університет
|
|